Искусство тизёров от Xilinx 😂😂😂
@embedoka

Ранее уже писал про блоги по тематике VLSI & FPGA. Поскольку, периодически попадается что-то новое, то также периодически приходилось скроллить до поста со списком блогов и дополнять список. В какой-то момент это наскучило и решил вынести это на отдельную страничку, которая более удобна в редактировании:

➡️ http://idoka.ru/blog/posts/vlsi-fpga-blogs/

Появились новые категории: русскозычные блоги и блоги, которые ведут инженеры по верификации IC.

PS: если читаете блог околочипмейкерской тематики, но не нашли его в списке - напишите URL в комментариях.

@vlsihub

Может кто-то прокомментировать что это за стиль описания FSM (где про это почитать) и какой сакральный смысл заложен в секции с блокирующими присваиваниями state_next (и как это всё должно выглядеть в переписанном на case select формате) ? 🤯

Источник: http://fpgacpu.ca/fpga/Pipeline_Skid_Buffer.html

@vlsihub

ГОСТ Р 71267-2024 :: МАРШРУТ ПРОЕКТИРОВАНИЯ И ВЕРИФИКАЦИИ ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ ИНТЕГРАЛЬНЫХ СХЕМ

Дата введения: 2024-04-01

@vlsihub

Подборка каналов микроэлектронной и околоплисовой тематики:

▫️@fpgasystems_events - крупнейший канал c событиями из мира FPGA
▫️@vlsihub - о чипмейкерстве и ПЛИСʼоводстве от практикующего инженера
▫️@cpu_design - амбассадор «RISC-V International» рассказывает о магии процессоростроения
▫️@fpgasic - опенсорсные находки по инструментам для чипдизайна [EN]
▫️@ipcores - подборка доступных СФ-блоков для FPGA и ASIC [EN]
▫️@verif_for_all - преподаватель «Школы синтеза цифровых схем» доступно рассказывает о верификации
▫️@positiveslack - обсуждение цифрового дизайна с уклоном в верификацию
▫️@fpga_news - ML on FPGA/ASIC for Data Centers, Self-driving cars and Edge devices [EN]
▫️@parasiticresistance - практикующий чип-дизайнер популяризует микроэлектронику
▫️@enginegger - использование открытых инструментов для FPGA/RTL-разработок и верификации
▫️@hw_ml - про железо для ML и HPC (GPU, NPU, FPGA, ASIC)

/* список отсортирован по размеру аудитории */

Такое количество каналов по микроэлектронике на русском языке разве не удивительно? 🥹

Что я только что прочёл? 🤯

Пруф: https://www.freelancer.com/projects/electrical-engineering/subway-controller-design-with-cadence

@vlsihub

Вот такую картину примерно видишь, когда открываешь тикет в Jira с багом в RTL. Основную проблему тут создаёт сжатие картинок с потерями, притом на каждом этапе: верификатор может гонять симулятор через VNC-подключение к серверу (притом кто-то сидит за 4К, а кто-то за FullHD в силу ограничений канала).

Теперь немного о том, если бы мир был бы идеальным: было бы здорово иметь хороший формат метаописания вейвформ, поддерживаемый всеми повсеместно и дружественный к вебу: тот же Wavedrom Json, например. Но труднее всего поддержка новых фич консервативными симуляторами, а надо-то всего-ничего: вывести кнопку на панель, при нажатии которой будет сохраняться в буфер обмена метаописание текущей вейвформ согласно области видимости. А уже дальше поддержка это баг-трекерами в вебе - минутное дело (для того же Wavedrom это чисто задача интеграции готового JS кода).

Инженеры, а каким вы видете решение проблемы шакальности скринов вейвформ? 🤔

@vlsihub

IP core Intergation Guide

Превосходный пример документа, который в идеале должен всегда содержаться в комплекте поставки СФ-блока.

Выдержка из чек-листа для бэкэнд-инженеров:

Watch for cases where the tools try to relate unrelated clock domains vs. leaving them async. This can lead to massive buffer insertions and can cause improper behavior. This can come from the tools try to be clever. False path or fix the clock group info. 🤓

@vlsihub

Кстати, слышал, что в ASIC дизайне использование false_path стало считаться дурным тоном и подлежит замене на multicycle (но, скорее всего, парни из NXP имели в виду общий подход к проблеме, ибо врядли они не в курсе).

❓Господа Бэкэнд-инженеры - можете прокомментировать?

@vlsihub

Юзкейсы использования инновационного девайса в инженерных командах для обучения с подкреплением:

▫️Ошибка RTL после линтера = импульс в 10мс
▫️Ошибка после синтеза = импульс в 50мс
▫️Timing violation на имплементации = импульс в 100мс
▫️Баг после РТЛ-фриза = 🤔

#humor
@vlsihub

Подборка обучающих материалов по процессоростроению и чипмейкерству

Собрал из нескольких тг-постов в одном месте ссылки на обучающие материалы по VLSI и FPGA:
➡️ http://idoka.ru/blog/posts/vlsi-education/

Удобно не искать по телеграму, вспоминая ключи поиска, а чтобы всегда список был под рукой и в одном месте.

Использованные материалы:
▫️https://hottg.com/embedoka/197
▫️https://hottg.com/embedoka/202
▫️https://hottg.com/embedoka/272
▫️https://hottg.com/cpu_design/71
▫️https://hottg.com/cpu_design/96
▫️https://hottg.com/parasiticresistance/16
▫️https://hottg.com/verif_for_all/22

@vlsihub

Analog Devices поглотила Flex Logix 😱

Неожиданное и неочевидное поглощение: Flex Logix разрабатывает Embedded FPGA - лицензируемые СФ-блоки для встраивания в (преимущественно в виде hardmacro под конкретный техпроцесс) в продукт клиента. (Увы, сейчас вместо сайта у Flex Logix заглушка стоит - видимо из-за поглощения).

Flex Logix много шумели в 2016г: уже тогда они предлагали решения вплоть до 16nm FinFET и в целом бизнес-модель выглядела жизнеспособной.

Серия ForgeFPGA (миниатюрные, низкопотребляющие и дешевые FPGA) от Renesas базируется на решениях Flex Logix. А в 2020 на хайпе вокруг ML они представили InferX X1 - собственный TPU-чип для ускорения ИИ (16nm FinFET) и PCIe-ускоритель на базе чипа.

❓Зачем это может быть нужно Analog Devices? Ну, например, сделать true single chip SDR, добавив недостающий паззл к своим супер-популярным SDR-чипам (конкуренции Xilinx RFSoC они врядли составят, но свою долю рынка откромсают у дискретных решений RF SDR + FPGA). Другая гипотеза - сделать симметричный ответ на недавно анонсированную Texas Instruments линейку FPGA.

➡️ https://www.eetimes.com/flex-logix-acquired-by-analog-devices/

@vlsihub