Еще один прекрасный пример самодокументируемого исходника. На этот раз вейвы от Гугла.

Кстати, вот тут коллега по цеху поисследовал вопрос нахождения подходящих юникод-символов для подобного документирования вейвформ в исходниках (да и в целом канал годный - я давно подписан 😊).

PS: Над этой всей красотой витает идея скрипта, который сам будет генерить аски-вейвы. На входе: VCD-дамп, список сигналов и метки начала+конца. (припоминаю, что видел что-то подобное: wavedrom -> vcd... или наоборот - точно уже не вспомню)

@vlsihub

Цикл заметок от Интел времён "когда хабр был еще торт" на тему Dark Silicon, когда прям совсем доступно и популярно излагается тема:

▫️https://habr.com/ru/companies/intel/articles/158223/
▫️https://habr.com/ru/companies/intel/articles/160451/
▫️https://habr.com/ru/companies/intel/articles/160919/

С той поры много воды утекло, но проблема лишь только усугубилась (если у вас другая информация - можете поделиться ею в комментариях).

PS: Поскольку "компания Intel временно не ведёт блог на хабре" статьи в любой момент может снести администрация. Сделал оффлан-сохранёнку в PDF.

@vlsihub

Баллада о современных реалиях (или 1000 и 1 способ сделать эмбеддеру больно).

#пятничное
@vlsihub

Flooplan Intel LunarLake с аннотацией что где (16Мpixels)

По факту это четырёхчиповый SiP (system-in-package):
▫️CPU + GPU + NPU + Engines
▫️2x LPDDR5X чипа
▫️Мост с HiSpeed периферией

Любопытно не только изучить что где расположени с точки зрения оптимального интерконнекта между блоками, но и относительные размеры блоков по сравнению друг с другом:
▫️Производительных и энергоэффективных ядер (P- & E-cores)
▫️Плотность и размеры кэшей разных уровней
▫️Кодеки водео (AV1, VP9, HEVC, h.264)
▫️контроллер LPDDR5X с 128-битной шиной данных


Больше внутрянки чипов можно найти тут: https://x.com/Kurnalsalts

#siliconpron
@vlsihub

The Unpatchable Silicon: A Full Break of the Bitstream Encryption of Xilinx 7-Series FPGAs

свежачок прям!..
и References из 57 пунктов - есть что почитать, даже OpenTitan упомянули
@embedoka

Revolutionizing AI Efficiency: The L-Mul Algorithm

Инженеры BitEnergy AI на сайте препринтов arXiv представили новый алгоритм алгоритм, который способен снизить энергопотребление нейросетей.

Новая техника заключается в использовании целочисленного сложения вместо умножения с плавающей точкой (FPM). Прикладные задачи используют FPM для сохранения точности вычислений при обработке чисел с большим динамическим диапазоном, при этом FPM является самой энергоёмкой операцией в нейросетях.

Инженеры BitEnergy AI называют свой новый метод Linear-Complexity Multiplication - он работает путём аппроксимации FPM с использованием целочисленного сложения. Они утверждают, что на данный момент новый подход может снизить потребление электроэнергии до 95%.

📄 https://arxiv.org/html/2410.00907
💾 https://arxiv.org/pdf/2410.00907

@vlsihub

#пятничное в среду
@vlsihub

Существует достаточное количество опенсорсных парсеров/лексических анализаторов Verilog/SystemVerilog и мне всегда не до конца были понятны юзкейсы их использования: ведь намного проще и гибче управлять генерацией HDL кода, чем потом пытаться его анализировать или изменять имеющуюся кодовую базу.

И вот наконец мне встретился кейс для применения анализатора HDL на практике: выявление изменений портов модуля между текущей и предыдущей версиями HDL.

Это можно было бы решить малой кровью и полуручными операциями с использованием grep|cut|sort|sed если бы не особый синтаксис описания портов в стиле:

inout a1, a2, a3, a4, a5;
input [7:0] bcc, bcd, bcf;
..

который башу уже не по зубам.

Подробнее про кейс: разработчик аналогового/миксед-сигнал блока может выгрузить автоматически генерируемый HDL на 100500 портов, часть из которых изменилась (в т.ч. может измениться тип порта) и задача обнаружить эти изменения и проапдейтить инстанциирование модуля в топ-левел блоке и при появлении непонятных портов (или нелогичных типов портов) задать необходимые вопросы разработчику.

Т.е. утилита такого формата здорово бы уменьшила влияние человеческого фактора и сократила расходуемые на это инженеро-часы:

verilog-ports-diff verilog-a.v verilog-b.v

❓Не попадалось ли кому-либо чего-то готового на эту тему?
(реплики "да там работы на 5 минут" к рассмотрению не принимаются)

@vlsihub